晶体管性能和导线的扩大

集成电路工艺的特点是特征尺寸（feature size），即一个晶体管或线路在X或Y维度上的最小尺寸。特征尺寸从1971年的10微米下降到2017年的0.016微米；事实上，我们已经转换了单位，所以2017年的生产被称为 "16纳米"，而7纳米芯片正在进行中。由于每平方毫米硅的晶体管数量是由晶体管的表面积决定的，晶体管的密度随着特征尺寸的线性减少而呈平方增加。

然而，晶体管性能的提高则更为复杂。随着特征尺寸的缩小，器件在水平方向和纵向方向上都会变小。其中，水平方向呈平方倍率缩小。纵向尺寸的缩小需要降低工作电压，以保持晶体管的正确操作和可靠性。这种缩放因素的组合导致了晶体管性能和工艺特征尺寸之间复杂的相互关系。从第一个近似值来看，在过去，晶体管的性能是随着特征尺寸的减小而线性提高的。

晶体管数量随着晶体管性能的线性提高而呈平方级增加，这既是挑战，也是机遇，计算机架构设计者就是为之而生的! 在微处理器的早期，较高的密度改进率被用来快速从4位到8位，到16位，到32位，到64位微处理器。最近，密度的提高支持了每块芯片上多个处理器的引入，更广泛的SIMD单元，以及第2-5章中发现的许多推测执行和缓存方面的创新。

尽管晶体管的性能通常随着特征尺寸的减小而提高，但集成电路中的导线却没有。特别是，一根导线的信号延迟与它的电阻和电容的乘积成正比。当然，随着特征尺寸的缩小，导线变得更短，但每单位长度的电阻和电容却变得更糟。这种关系很复杂，因为电阻和电容都取决于工艺的细节方面、导线的几何形状、导线上的负载，甚至与其他结构的毗邻关系。偶尔会有一些工艺上的改进，如铜的引入，可以一次性改善导线的延迟。

然而，一般来说，与晶体管的性能相比，导线延迟（wire delay）的扩展性很差，给设计者带来额外的挑战。除了功率耗散的限制外，导线延迟已成为大型集成电路的主要设计障碍，而且往往比晶体管开关延迟更为关键。时钟周期中越来越大的部分已经被信号在导线上的传播延迟所消耗，但现在功率所起的作用甚至比导线延迟还要大。